SST89E58RD2A-40-C-NJE存儲器

產(chǎn)品參數(shù)：

 

 　  產(chǎn)品種類 微控制器 （MCU）                    封裝-箱體 PLCC-44
　　封裝 Tube                                            工作電源電壓 4.5 V to 5.5 V
　　數(shù)據(jù)總線寬度 8 bit                                 類型 Flash
　　接口類型 SPI                                         系列 8051
　　程序存儲器類型 Flash                              程序存儲器大小 32 KB
　　數(shù)據(jù) RAM 大小 1 KB                               時鐘頻率 40 MHz
　　可編程輸入-輸出端數(shù)量 32                        定時器數(shù)量 3

 

存儲器讀事務(wù)處理
　　考慮三種簡單的存儲器讀事務(wù)處理情況。種情況，存儲器控制器發(fā)出每個事務(wù)處理，該事務(wù)處理與前一個事務(wù)處理產(chǎn)生一個庫沖突?？刂破鞅仨氃诖蜷_一個頁和打開后續(xù)頁之間等待一個tRC時間，這樣增加了與頁循環(huán)相關(guān)的延遲時間。在這種情況下的有效數(shù)據(jù)速率很大程度上決定于I/O,并主要受限于DRAM內(nèi)核電路。的庫沖突頻率將有效帶寬削減到當前端存儲器技術(shù)峰值的20%到30%.
　　在第二種情況下，每個事務(wù)處理都以隨機產(chǎn)生的地址為目標。此時，產(chǎn)生庫沖突的機會取決于很多因素，包括tRC和存儲器內(nèi)核中庫數(shù)量之間的相互作用。tRC值越小，開放頁循環(huán)地越快，導(dǎo)致庫沖突的損失越小。此外，存儲器技術(shù)具有的庫越多，隨機地址存取庫沖突的機率就越小。
　　第三種情況，每個事務(wù)處理就是一次頁命中，在開放頁中尋址不同的列地址?？刂破鞑槐卦L問關(guān)閉頁，允許完全利用總線，這樣就得到一種理想的情況，即有效數(shù)據(jù)速率等于峰值速率。
　　種和第三種情況都涉及到簡單的計算，隨機情況受其他的特性影響，這些特性沒有包括在DRAM或者存儲器接口中。存儲器控制器仲裁和排隊會極大地改善庫沖突頻率，因為更有可能出現(xiàn)不產(chǎn)生沖突的事務(wù)處理，而不是那些導(dǎo)致庫沖突的事務(wù)處理。
　　然而，增加存儲器隊列深度未必增加不同存儲器技術(shù)之間的相對有效數(shù)據(jù)速率。例如，即使增加存儲器控制隊列深度，XDR的有效數(shù)據(jù)速率也比 GDDR3高20%.存在這種增量主要是因為XDR具有更高的庫數(shù)量以及更低的tRC值。一般而言，更短的tRC間隔、更多的庫數(shù)量以及更大的控制器隊列能產(chǎn)生更高的有效帶寬。
　　實際上，很多效率限制現(xiàn)象是與行存取粒度相關(guān)的問題。tRC約束本質(zhì)上要求存儲器控制器從新開放的行中存取一定量的數(shù)據(jù)，以確保數(shù)據(jù)管線保持充滿。事實上，為保持數(shù)據(jù)總線無中斷地運行，在開放一個行之后，只須讀取很少量的數(shù)據(jù)，即使不需要額外的數(shù)據(jù)。
　　另外一種減少存儲器系統(tǒng)有效帶寬的主要特性被歸類到列存取粒度范疇，它規(guī)定了每次讀寫操作必須傳輸?shù)臄?shù)據(jù)量。與之相反，行存取粒度規(guī)定每個行激活（一般指每個RAS的CAS操作）需要多少單獨的讀寫操作。列存取粒度對有效數(shù)據(jù)速率具有不易于量化的巨大影響。因為它規(guī)定一個讀或?qū)懖僮髦行枰獋鬏數(shù)淖钚?shù)據(jù)量，列存取粒度給那些一次只需要很少數(shù)據(jù)量的系統(tǒng)帶來了問題。例如，一個需要來自兩列各8字節(jié)的16字節(jié)存取粒度系統(tǒng)，必須讀取總共32字節(jié)以存取兩個位置。因為只需要32個字節(jié)中的16個字節(jié)，系統(tǒng)的有效數(shù)據(jù)速率降低到峰值速率的50%.總線帶寬和脈沖時間長度這兩個結(jié)構(gòu)參數(shù)規(guī)定了存儲器系統(tǒng)的存取粒度。
　　總線帶寬是指連接存儲器控制器和存儲器件之間的數(shù)據(jù)線數(shù)量。它設(shè)定最小的存取粒度，因為對于一個指定的存儲器事務(wù)處理，每條數(shù)據(jù)線必須至少傳遞一個數(shù)據(jù)位。而脈沖時間長度則規(guī)定對于指定的事務(wù)處理，每條數(shù)據(jù)線必須傳遞的位數(shù)量。每個事務(wù)處理中的每條數(shù)據(jù)線只傳一個數(shù)據(jù)位的存儲技術(shù)，其脈沖時間長度為1.總的列存取粒度很簡單：列存取粒度=總線寬度×脈沖時間長度。
　　很多系統(tǒng)架構(gòu)僅僅通過增加DRAM器件和存儲總線帶寬就能增加存儲系統(tǒng)的可用帶寬。畢竟，如果4個400MHz數(shù)據(jù)速率的連接可實現(xiàn) 1.6GHz的總峰值帶寬，那么8個連接將得到3.2GHz.增加一個DRAM器件，電路板上的連線以及ASIC的管腳就會增多，總峰值帶寬相應(yīng)地倍增。
　　首要的是，架構(gòu)師希望完全利用峰值帶寬，這已經(jīng)達到他們通過物理設(shè)計存儲器總線所能達到的值。具有256位甚或512位存儲總線的圖形控制器已并不鮮見，這種控制器需要1,000個，甚至更多的管腳。封裝設(shè)計師、ASIC底層規(guī)劃工程師以及電路板設(shè)計工程師不能找到采用便宜的、商業(yè)上可行的方法來對這么多信號進行布線的硅片區(qū)域。僅僅增加總線寬度來獲得更高的峰值數(shù)據(jù)速率，會導(dǎo)致因為列存取粒度限制而降低有效帶寬。
　　假設(shè)某個特定存儲技術(shù)的脈沖時間長度等于1,對于一個存儲器處理，512位寬系統(tǒng)的存取粒度為512位（或者64字節(jié)）。如果控制器只需要一小段數(shù)據(jù)，那么剩下的數(shù)據(jù)就被浪費掉，這就降低了系統(tǒng)的有效數(shù)據(jù)速率。例如，只需要存儲系統(tǒng)32字節(jié)數(shù)據(jù)的控制器將浪費剩余的32字節(jié)，進而導(dǎo)致有效的數(shù)據(jù)速率等于50%的峰值速率。這些計算都假定脈沖時間長度為1.隨著存儲器接口數(shù)據(jù)速率增加的趨勢，大多數(shù)新技術(shù)的脈沖時間長度都大于1.

 

 

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