SST25VF040B-80-4I-S2AE存儲(chǔ)器

產(chǎn)品參數(shù)：

 

　　存儲(chǔ)器類型 SPI Flash                         頻率 80MHZ
　　工作電壓 2.7~3.6V                          封裝-箱體 9000
　　封裝 SOIC8                                     存儲(chǔ)容量 4M（512Kx8）
　　最小溫度范圍 -40℃                          工作溫度 +85℃

 

 

存儲(chǔ)器 - 架構(gòu)對(duì)系統(tǒng)性能影響
　　從寫命令轉(zhuǎn)換到讀命令，在某個(gè)時(shí)間訪問某個(gè)地址，以及刷新數(shù)據(jù)等操作都要求數(shù)據(jù)總線在一定時(shí)間內(nèi)保持休止?fàn)顟B(tài)，這樣就不能充分利用存儲(chǔ)器通道。此外，寬并行總線和DRAM內(nèi)核預(yù)取都經(jīng)常導(dǎo)致不必要的大數(shù)據(jù)量存取。在指定的時(shí)間段內(nèi)，存儲(chǔ)器控制器能存取的有用數(shù)據(jù)稱為有效數(shù)據(jù)速率，這很大程度上取決于系統(tǒng)的特定應(yīng)用。有效數(shù)據(jù)速率隨著時(shí)間而變化，常低于峰值數(shù)據(jù)速率。在某些系統(tǒng)中，有效數(shù)據(jù)速率可下降到峰值速率的10%以下。
　　通常，這些系統(tǒng)受益于那些能產(chǎn)生更高有效數(shù)據(jù)速率的存儲(chǔ)器技術(shù)的變化。在CPU方面存在類似的現(xiàn)象，最近幾年諸如AMD和 TRANSMETA等公司已經(jīng)指出，在測量基于CPU的系統(tǒng)的性能時(shí)，時(shí)鐘頻率不是的要素。存儲(chǔ)器技術(shù)已經(jīng)很成熟，峰值速率和有效數(shù)據(jù)速率或許并不比以前匹配的更好。盡管峰值速率依然是存儲(chǔ)器技術(shù)最重要的參數(shù)之一，但其他結(jié)構(gòu)參數(shù)也可以極大地影響存儲(chǔ)器系統(tǒng)的性能。

 

影響有效數(shù)據(jù)速率的參數(shù)
　　有幾類影響有效數(shù)據(jù)速率的參數(shù)，其一是導(dǎo)致數(shù)據(jù)總線進(jìn)入若干周期的停止?fàn)顟B(tài)。在這類參數(shù)中，總線轉(zhuǎn)換、行周期時(shí)間、CAS延時(shí)以及RAS到CAS的延時(shí)（tRCD）引發(fā)系統(tǒng)結(jié)構(gòu)中的大部分延遲問題。
　　總線轉(zhuǎn)換本身會(huì)在數(shù)據(jù)通道上產(chǎn)生非常長的停止時(shí)間。以GDDR3系統(tǒng)為例，該系統(tǒng)對(duì)存儲(chǔ)器的開放頁不斷寫入數(shù)據(jù)。在這期間，存儲(chǔ)器系統(tǒng)的有效數(shù)據(jù)速率與其峰值速率相當(dāng)。不過，假設(shè)100個(gè)時(shí)鐘周期中，存儲(chǔ)器控制器從讀轉(zhuǎn)換到寫。由于這個(gè)轉(zhuǎn)換需要6個(gè)時(shí)鐘周期，有效的數(shù)據(jù)速率下降到峰值速率的 94%.在這100個(gè)時(shí)鐘周期中，如果存儲(chǔ)器控制器將總線從寫轉(zhuǎn)換到讀的話，將會(huì)丟失更多的時(shí)鐘周期。這種存儲(chǔ)器技術(shù)在從寫轉(zhuǎn)換到讀時(shí)需要15個(gè)空閑周期，這會(huì)將有效數(shù)據(jù)速率進(jìn)一步降低到峰值速率的79%.表1顯示出針幾種高性能存儲(chǔ)器技術(shù)類似的計(jì)算結(jié)果。
　　顯然，所有的存儲(chǔ)器技術(shù)并不相同。需要很多總線轉(zhuǎn)換的系統(tǒng)設(shè)計(jì)師可以選用諸如XDR、RDRAM或者DDR2這些更高效的技術(shù)來提升性能。另一方面，如果系統(tǒng)能將處理事務(wù)分組成非常長的讀寫序列，那么總線轉(zhuǎn)換對(duì)有效帶寬的影響最小。不過，其他的增加延遲現(xiàn)象，例如庫（bank）沖突會(huì)降低有效帶寬，對(duì)性能產(chǎn)生負(fù)面影響。
　　DRAM技術(shù)要求庫的頁或行在存取之前開放。一旦開放，在一個(gè)最小周期時(shí)間，即行周期時(shí)間（tRC）結(jié)束之前，同一個(gè)庫中的不同頁不能開放。對(duì)存儲(chǔ)器開放庫的不同頁存取被稱為分頁遺漏，這會(huì)導(dǎo)致與任何tRC間隔未滿足部分相關(guān)的延遲。對(duì)于還沒有開放足夠周期以滿足tRC間隙的庫而言，分頁遺漏被稱為庫沖突。而tRC決定了庫沖突延遲時(shí)間的長短，在給定的DRAM上可用的庫數(shù)量直接影響庫沖突產(chǎn)生的頻率。
　　大多數(shù)存儲(chǔ)器技術(shù)有4個(gè)或者8個(gè)庫，在數(shù)十個(gè)時(shí)鐘周期具有tRC值。在隨機(jī)負(fù)載情況下，那些具有8個(gè)庫的內(nèi)核比具有4個(gè)庫的內(nèi)核所發(fā)生的庫沖突更少。盡管tRC與庫數(shù)量之間的相互影響很復(fù)雜，但是其累計(jì)影響可用多種方法量化。