SST39VF020-70-4C-NHE存儲器

產(chǎn)品參數(shù)：

　　型號： SST39VF020-70-4C-NHE                  封裝： PLCC
　　批號： 2010+                                           品牌： SST
　　工作溫度范圍 0°C to + 70°C                       封裝類型 PLCC
　　針腳數(shù) 32                                                工作溫度 0°
　　工作溫度 +70°C                                 電源電壓 3.6V
　　最小電源電壓 2.7V                                   表面安裝器件 表面安裝
　　重量 0.00741                                          存儲器類型 Flash, NOR
　　存儲器配置 256K x 8bit                              存儲器容量 2Mbit
　　電源電壓范圍 2.7V to 3.6V                          訪問時間 70ns
　　接口 Parallel                                               接口類型 Parallel
　　扇區(qū)類型 一致
 

　　
影響有效數(shù)據(jù)速率的參數(shù)
　　有幾類影響有效數(shù)據(jù)速率的參數(shù)，其一是導(dǎo)致數(shù)據(jù)總線進(jìn)入若干周期的停止?fàn)顟B(tài)。在這類參數(shù)中，總線轉(zhuǎn)換、行周期時間、CAS延時以及RAS到CAS的延時（tRCD）引發(fā)系統(tǒng)結(jié)構(gòu)中的大部分延遲問題。
　　總線轉(zhuǎn)換本身會在數(shù)據(jù)通道上產(chǎn)生非常長的停止時間。以GDDR3系統(tǒng)為例，該系統(tǒng)對存儲器的開放頁不斷寫入數(shù)據(jù)。在這期間，存儲器系統(tǒng)的有效數(shù)據(jù)速率與其峰值速率相當(dāng)。不過，假設(shè)100個時鐘周期中，存儲器控制器從讀轉(zhuǎn)換到寫。由于這個轉(zhuǎn)換需要6個時鐘周期，有效的數(shù)據(jù)速率下降到峰值速率的 94%.在這100個時鐘周期中，如果存儲器控制器將總線從寫轉(zhuǎn)換到讀的話，將會丟失更多的時鐘周期。這種存儲器技術(shù)在從寫轉(zhuǎn)換到讀時需要15個空閑周期，這會將有效數(shù)據(jù)速率進(jìn)一步降低到峰值速率的79%.表1顯示出針幾種高性能存儲器技術(shù)類似的計(jì)算結(jié)果。
　　顯然，所有的存儲器技術(shù)并不相同。需要很多總線轉(zhuǎn)換的系統(tǒng)設(shè)計(jì)師可以選用諸如XDR、RDRAM或者DDR2這些更高效的技術(shù)來提升性能。另一方面，如果系統(tǒng)能將處理事務(wù)分組成非常長的讀寫序列，那么總線轉(zhuǎn)換對有效帶寬的影響最小。不過，其他的增加延遲現(xiàn)象，例如庫（bank）沖突會降低有效帶寬，對性能產(chǎn)生負(fù)面影響。
　　DRAM技術(shù)要求庫的頁或行在存取之前開放。一旦開放，在一個最小周期時間，即行周期時間（tRC）結(jié)束之前，同一個庫中的不同頁不能開放。對存儲器開放庫的不同頁存取被稱為分頁遺漏，這會導(dǎo)致與任何tRC間隔未滿足部分相關(guān)的延遲。對于還沒有開放足夠周期以滿足tRC間隙的庫而言，分頁遺漏被稱為庫沖突。而tRC決定了庫沖突延遲時間的長短，在給定的DRAM上可用的庫數(shù)量直接影響庫沖突產(chǎn)生的頻率。
　　大多數(shù)存儲器技術(shù)有4個或者8個庫，在數(shù)十個時鐘周期具有tRC值。在隨機(jī)負(fù)載情況下，那些具有8個庫的內(nèi)核比具有4個庫的內(nèi)核所發(fā)生的庫沖突更少。盡管tRC與庫數(shù)量之間的相互影響很復(fù)雜，但是其累計(jì)影響可用多種方法量化。
　　
內(nèi)核預(yù)取
　　一種稱為內(nèi)核預(yù)取的功能主要負(fù)責(zé)增加最小的脈沖時間長度。DRAM內(nèi)核電路不能跟上I/O電路速度的速增。由于數(shù)據(jù)不能再連續(xù)地從內(nèi)核中取出以確?？刂破餍枨螅瑑?nèi)核通常為I/O提供比DRAM總線寬度更大的數(shù)據(jù)集。
　　內(nèi)核傳輸足夠的數(shù)據(jù)到接口電路，或者從接口電路傳輸足夠的數(shù)據(jù)，以使接口電路保持足夠長時間的繁忙狀態(tài)，以便讓內(nèi)核準(zhǔn)備下一個操作。例如，假設(shè)DRAM內(nèi)核每個納秒才能對操作響應(yīng)一次。不過，接口可以支持每納秒兩位的數(shù)據(jù)速率。
　　DRAM內(nèi)核每次操作取兩個數(shù)據(jù)位，而不是一個數(shù)據(jù)位，因而不必浪費(fèi)接口一半的容量。在接口傳輸數(shù)據(jù)之后，內(nèi)核已經(jīng)準(zhǔn)備好響應(yīng)下一個請求，而不需增加延時。增加的內(nèi)核預(yù)取導(dǎo)致最小脈沖時間長度增加為2,這將直接影響列存取粒度。
　　對于每個增加到總線寬度的額外信號，存儲器接口將傳輸兩個額外的數(shù)據(jù)位。因此具有最小脈沖時間長度為2的512位寬的存儲系統(tǒng)，其取粒度為 1,024位（128字節(jié)）。很多系統(tǒng)對最小存取粒度的問題并不敏感，因?yàn)樗鼈兇鎯Υ罅康臄?shù)據(jù)。不過，某些系統(tǒng)依賴存儲器系統(tǒng)提供小的數(shù)據(jù)單元，并獲益于更窄、更有效的存儲器技術(shù)。